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귀하가 습득할 기술

Writing Code in VerilogSimulating FPGA DesignsDesigning FPGA LogicDesigning Test BenchesWriting code in VHDL
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This 강좌 is part of the 100% online Master of Science in Electrical Engineering from 콜로라도 대학교 볼더 캠퍼스. If you are admitted to the full program, your courses count towards your degree learning.

강의 계획 - 이 강좌에서 배울 내용

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완료하는 데 8시간 필요

Basics of VHDL

완료하는 데 8시간 필요
10개 동영상 (총 48분), 2 개의 읽기 자료, 6 개의 테스트
10개의 동영상
Why Learn VHDL?1m
FPGA Design Flow3m
Intro to VHDL: Finite State Machine3m
How to speak VHDL, first phrases6m
VHDL Assignments, Operators, Types3m
VHDL Rules and Syntax, Interface Ports3m
VHDL in ModelSim: Download and Install3m
VHDL in ModelSim: Adding to your Toolkit6m
Submitting VHDL Programming Assignments11m
2개의 읽기 자료
Misson 2-001: Week 1 Readings2시간
Files for Week 1 Programming Assignments10m
2개 연습문제
VHDL Find the Code Errors30m
Module 1 Quiz30m
2

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완료하는 데 12시간 필요

VHDL Logic Design Techniques

완료하는 데 12시간 필요
10개 동영상 (총 52분), 2 개의 읽기 자료, 6 개의 테스트
10개의 동영상
Combinatorial Circuits4m
Synchronous Logic: Latches and Flip Flops4m
Synchronous Logic: Counters and Registers6m
Buses and Tristate Buffers3m
Modular Designs: Components, Generate and Loops in VHDL3m
Test Benches in VHDL: Combinatorial8m
Test Benches in VHDL: Synchronous5m
Memory in VHDL7m
Finite State Machines in VHDL8m
2개의 읽기 자료
Week 2 Readings2시간
Files for Week 2 Programming Assignments10m
1개 연습문제
Module 2 Quiz30m
3

3

완료하는 데 7시간 필요

Basics of Verilog

완료하는 데 7시간 필요
9개 동영상 (총 92분), 2 개의 읽기 자료, 6 개의 테스트
9개의 동영상
Your First Verilog phrase11m
Verilog Rules and Syntax; Keywords and Identifiers; Sigasi/Quartus editing12m
Verilog Statements and Operators16m
Verilog Modules, Port Modes and Data Types10m
Verilog Structure10m
Testing with ModelSim5m
Verilog Evaluation11m
Submitting Verilog Programming Assignments10m
2개의 읽기 자료
Week 3 Readings1시간 10분
Files for Week 3 Programming Assignments10m
2개 연습문제
Verilog Find the Errors20m
Module 3 Quiz30m
4

4

완료하는 데 10시간 필요

Verilog and System Verilog Design Techniques

완료하는 데 10시간 필요
10개 동영상 (총 48분), 2 개의 읽기 자료, 6 개의 테스트
10개의 동영상
Combinatorial Circuits5m
Synchronous Logic: Latches and Flip Flops3m
Synchronous Logic: Counters and Registers5m
Buses and Tristate Buffers3m
Modular Design in Verilog3m
Testbenches in Verilog7m
Testbenches in Verilog II2m
Memory with Verilog4m
Verilog Finite State Machines7m
2개의 읽기 자료
Week 4 Readings15m
Files for Week 4 Programming Assignments10m
1개 연습문제
Module 4 Quiz30m

검토

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자주 묻는 질문

  • Access to lectures and assignments depends on your type of enrollment. If you take a course in audit mode, you will be able to see most course materials for free. To access graded assignments and to earn a Certificate, you will need to purchase the Certificate experience, during or after your audit. If you don't see the audit option:

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    • The course may offer 'Full Course, No Certificate' instead. This option lets you see all course materials, submit required assessments, and get a final grade. This also means that you will not be able to purchase a Certificate experience.

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